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與技術無關 半導體次世代主流工藝由成本決定
2015-11-25 11:04:07

       半導體工藝FinFET技術的路線圖清晰可見,從14納米可直達7納米工藝節點。但是在7納米之后的5納米節點,半導體工藝微縮將面臨最大的挑戰,是能否降低成本,并非技術。先進封測技術和FD-SOI工藝將有更大的發揮空間。

 

    目前半導體市場上出現FET與3D-IC等技術不勝枚舉,加上業界不斷研究取得成果,包括晶圓廠與封測廠等都開始積極鎖定可能的主流技術,以便提高市場競爭優勢。業界也認為最終主流技術為何,其能否降低成本依舊是決定性關鍵。

 

    據Semiconductor Engineering網站報導,微縮成本不斷增加為全球供應鏈注入一股不確定性。資源不虞匱乏的大廠,預期會持續進展至少到7納米。

 

    之后是否往以更細微工藝邁進,則須視EUV、多重電子束(Multi-e-beam)等微影技術與定向自組裝技術(Directed self-assembly)、量子效應、新材料與新電晶體架構發展而定。

 

    目前傾向持續推進微縮市場的廠商認為,應不會有10納米出現,而且由于市場大多擔心芯片廠預備新節點耗時過久,因此略過例如20納米等半節點,該情形甚至也會出現在10納米。

 

    Arteris執行長Charlie Janac表示,10納米進展過快,導致廠商擔心無法回收成本,而且市場對5納米也持觀望態度,因為其投資成本將相當可觀。因此,7納米會維持一段時間,包括GlobalFoundries副總Subramani Kengeri也認為,下一世代為7納米并會持續一段時間。

 

    為服務器、GPU、手機與現場可程序化閘陣列(FPGA)設計芯片的廠商,過往都會積極推廣最先進工藝,但其余芯片廠則不再跟隨,反而偏好采用包括平面式完全空乏型絕緣層覆硅(Planar FD-SOI)、2.5D與扇出型(fan-out)及3D整合等技術。

 

    eSilicon副總Mike Gianfagna指出,屆時技術將出現重疊,雖然2.5D出現讓技術選項增多,但其良率仍是不確定性因素。

 

    目前讓企業愿意投入研發的新動機也未成形,手機雖會繼續帶動系統單芯片(SoC)市場成長,但其成長率已放緩,一旦市場成熟,將讓產品出現定價壓力。益華電腦(Cadence)營銷主管指出,成本還是最主要考慮,而且業界已開始思考從降低電子產品成本著手,特別是降低芯片成本。

 

    傳統上,每一代新工藝問世后,市場都必須能出現大量采用才能讓晶圓廠繼續投資新工藝,但28納米后,由于各家工藝皆不同,代表工具、IP與設備都需客制化。一旦進入16/14納米后,不確定性因素還包括EUV與電子束微影是否問世等,因此更讓廠商不愿投資在半工藝上。

 

    另一方面,隨著技術選項增多,廠商也不再一味朝新工藝邁進。例如三星電子(Samsung Electronics)、意法半導體(STMicroelectronics)、法國電子資訊技術實驗室CEA-Leti與GlobalFoundries都支持FD-SOI技術。

 

   評論認為,FD-SOI在16/14納米以后是否仍具競爭力仍有疑問,因為屆時微影技術為何是關鍵,至于GlobalFoundries則傾向10納米平面FD-SOI,希望省略雙重曝光及FinFET需要。

 

    但eSilicon則持保守態度,指出FD-SOI出貨量多寡與技術藍圖尚未明朗,即使市場有許多選項是好事,但目前FD-SOI并未取代FinFET。不過,市場也有其他避險策略,例如采用2.5D與扇出型(fan-out),其中臺積電推出InFo已穩定獲得采用。

 

    另外,海思(Hisilicon)、日月光與邁威爾(Marvell)已開發商用實作2.5D芯片,華為、IBM與超威(AMD)則負責銷售。因此,Arteris認為,市場最終將走向3D,讓封裝廠地位更為重要。

 

    即便如此,企業認為一旦問題獲得解決后,成本會開始下降,GlobalFoundries便認為,2.5D可應用市場有3種,包括將大晶粒細分為小部位來提高良率、設法將封裝內芯片或模組功能最大化以及將芯片細分成為獨立部位并由中介層連接,目前邁威爾、日月光與Tezzaron則采用第二種技術。

 

    評論指出,不管是環繞式閘極FET、納米線場效電晶體、2.5D、full 3D-IC、積層型三維積體電路(Monolithic 3D-IC)或扇出等不同技術,主要晶圓廠都已預備好準備采用,包括三星與GlobalFoundries采用FD-SOI,封測廠則瞄準最先進封測技術。

 

隨著廠商不斷研究精進,屆時市場自然會出現新一代技術,企業認為何者能降低成本,是決定能否勝出的關鍵因素。

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